目前，PCI总线已成为新一代个人计算机的标准总线，它是一种高性能的32/64位地址数据复用总线，总线时钟频率0～33MHz，具有独立于处理器、高数据传速率、即插即用、低功耗、适应性强等特点。随着PCI总线的广泛应用，其接口的设计开发显得尤为重要。实现PCI总线接口一般采用CPLD或FPGA设计PCI接口，这种方法难度很大；另一种是采用专用的PCI接口电路，使设计开发者免除繁琐的时序分析，缩短开发周期，降低开发成本。PCI通用接口芯片对于PCI协议的良好支持，以及提供给设计者的良好接口都大大减少了设计者的工作量。现有的PCI接口芯片主要有AMCC公司的MACCS59XX系列和PLX公司的PLX系列。本文将对PLX公司的PCI9052总线目标接口芯片的功能及其在PCI板卡设计中的应用进行介绍。

1 PCI9052的功能与操作

1．1 PCI9052的简要介绍

PCI9052是PLX公司继PCI9050之后新推出的，可用于低成本适配器的总线目标接口芯片。PCI9Q52与PCI9050一样，可提供用于适配卡的小型高性能PCI总线目标(从属)接口，以使ISA适配器可以迅速、低成本地转换到PCI总线上。采用PCI9052可使适配卡上的I/O数据传送速度从ISA总线的8MHz提高到PCI的33MHz。

PCI9052能被编程去直接连接复用或非复用的8位、16位或32位局部总线。8位和16位模式也能容易地转换成ISA转PCI的设计。

PCI9052包含读和写FIFO，用来将32位宽33MHz的PCI总线与有可能总线宽度要窄或慢的局部总线的速度进行匹配。最大5个局部地址空间和4个片选被支持。

1．2 PCI9052的主要功能

支持低成本从属适配器：PCI9052支持符合PCI2．1版本协议的低成本从属适配器，此芯片也允许转换ISA适配器到PCI。

异步操作：PCI9052的局部总线与PCI总线的时钟相互独立运行，两总线的异步运行便于高、低速设备的兼容。局部总线的运行时钟频率范围为0～40MHz，TTL电平，PCI的运行时钟频率范围为0～33MHz。

支持突发操作：PCI9052支持从PCI总线到局部总线的猝发存储器映射空间的传送和I/O访问，PCI9052提供一个64字节的写FIFO和一个32字节的读FIFO，从而支持预取模式即突发操作。

中断产生器：可以由局部总线的二个中断信号LINTi1和LINTi2产生一个PCI中断信号INTA#。

串行EEPROM接口：PCI9052包含一个SEEPROM接口，用于存放PCI总线和局部总线的配置信息。

5个局域总线地址空间和4个片选：基址和地址范围可以由串行EEPROM或主机进行编程。

大/小边界的字节交换：PCI9052支持大和小边界字节顺序。在16位或8位局部总线操作时PCI9052也支持大边界字节通路方式重定向到当前字/字节通路。

总线驱动：所有地址、数据和控制信号都由PCI9052直接驱动，不用额外的驱动电路。

局部总线等待状态：插入LRDY#(局部准备好输入信号)握手信号能产生几个等待状态，PCI9052也有一个内部等待状态产生器(R/W地址到数据，R/W数据到数据，和R/W数据到地址)。

PCI锁定机制：主机可以通过锁定信号占有对PCI9052的唯一访问权。

ISA总线模式：PCI9052提供一个ISA逻辑接口，用户可直接使PCI总线和ISA总线相连，可以非常容易地将ISA设计转换到PCI。

PCI9052的接口示意图如图1所示。

1．3 PCI9052的应用操作

1．3．1 初始化

在上电时，PCI总线的RST#信号将PCI9052的内部寄存器设置为缺省值，同时，PCI9052输出局部复位信号(LRESET#)，并且检查EEPROM是否存在。如果设备上装有EEPROM，且EEPROM的第一个16字节非空，那么，PCI9052根据EEPROM或PCI主机CPU设置内部寄存器，否则设为缺省值。

1．3．2 复位

PCI9052总线接口在RST信号输入有效时将引起整个PCI9052的复位，并输出LRESET局部复位信号。PCI总线上的主机可以通过设置控制寄存器中的软件复位比特来对PCI9052进行复位，并输出LRESET信号。

1．3．3 访问串行EEPROM接口

复位后，PCI9052开始读串行EEPROM，若读出的第一个字非FFFFH，则PCI9052继续读操作，否则认为EEPROM无效。对PCI9052来讲，EEP-ROM的前四个字节应为52H、90H、B5H和10H，其中9052H为设备号，10B5H为厂商编号。

1．3．4 访问内部寄存器

PCI9052提供了二种类型的片内寄存器，即PCI配置寄存器和局部配置寄存器，二者都只能由PCI总线和串行EEPROM访问，也可以通过设置寄存器CNTRL[3：12]禁止对后者的访问，这样就极大地增强了接口设计的灵活性。

1．3．5 直接数据传输模式

PCI9052支持PCI总线上的主处理器对局部总线上的设备进行读/写操作。PCI9052配置寄存器能够访问映射到局部的地址空间。同时片内的读写FIFO使PCI9052能够支持PCI总线与局部总线间的高性能猝发传送。PCI总线主控访问局部总线的示意图如图2所示。

1．3．6 PCI中断(INTA#)的产生

要产生P C I中断IN TA#， 首先将寄存器INTCSR[6](PCI中断使能位)设置为“1”，如果需要以软件方式产生中断，则只需将INTCSR[7](软件中断位)设置为“1”。如果系统设计方案中选用由局部总线上的设备产生中断信号INTi1和INTi2，再生成PCI中断INTA#的方式，只要将寄存器INTCSR的相关位按表1进行设置，复位后INTCSR的值全部为“0”。